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2025-Jun-07

如果您希望可以時常見面，歡迎標星收藏哦~自半導體工業誕生以來，集成電路就一直被封裝在封裝件中。最初的想法主要是保護內部脆弱的硅片不受外部環境的影響，但在過去的十年中，封裝的性質和作用發生了巨大的變化。雖然芯片保護仍然重要，但它已成爲封裝中最不引人關注的作用。本文探討了封裝領域最大的變化，即通常所說的先進封裝。先進的含義並沒有明確的定義。相反，該術語廣泛涵蓋了多種可能的封裝方案，所有這些方案都比傳統的單芯片封裝複雜得多。先進封裝通常封裝了多箇元件，但組裝方式卻千差萬別。在這種討論中，經常會提到 2.5D 或 3D 封裝，這些描述指的是內部元件的排列方式。本文首先討論了從外部觀察到的封裝類型，然後向內討論了高級封裝所集成的基本組件。之後，將更詳細地探討每個組件。大部分討論將涉及高級軟件包的各種組裝過程。文章最後探討了任何技術討論都必須涉及的四個主題--工程師如何設計先進封裝、如何對其進行測試、先進封裝的總體可靠性影響以及任何安全影響。文章還簡要討論了兩個相關的廣泛話題。首先是鍵合。雖然這是封裝的一箇必要組成部分，但它本身也是一箇很大的話題，在此不作詳細討論。其次是不屬於集成電路但可能包含在封裝中的各類元件。光學元件和 MEMS（微機電系統）是兩個突出的例子，每種元件都有自己的一套考慮因素，可能超出本電子書的範圍。因此，我們將再次對它們進行高層次的討論。爲什麼要採用先進封裝？先進封裝是隨着時代的發展而不斷提高集成度的。在這種情況下，不是集成到一箇芯片上，而是將多箇元件集成到一箇封裝中。這樣做的動機與幾個不同的趨勢直接相關，儘管這些趨勢往往相互交織。一箇趨勢是芯片的使用越來越多，另一箇趨勢則是共同封裝光學器件的發展停滯不前。這兩個例子典型地說明了推動整個運動的兩個主要問題--帶寬和功率。成本也可能是推動芯片的一箇因素，但這是芯片所特有的，儘管使用了任何芯片，完全計算成本的先進封裝可能仍然很昂貴。更高的帶寬這裏的帶寬是指組件交換數據的速度，尤其是訪問內存時的速度。更快的物理通信機制（如 PAM4 和 PAM8）是解決方案的一部分，但在這一點上，帶寬的增加是來之不易的。在信號速度既定的情況下，提高帶寬的另一種方法就是提供更多的信號 . 印刷電路板（PCB，又稱印刷線路板或 PWB）提供了一套給定的線路和間距規則，限制了可以相鄰運行的信號數量。在印刷電路板上增加層數有助於佈線，但在一定程度上會增加成本，而且更長、更迂迴的佈線也會阻礙速度......。封裝內可實現的尺寸比印刷電路板上的尺寸要大得多，因此可以容納更多的信號。這正是高帶寬存儲器（HBM）的價值所在--總線比印刷電路板寬得多。距離也更短，允許採用更先進的信號技術。關於要佈設多少信號線的問題，其實與“海濱帶”（beachfront）的概念密切相關。海濱帶是以每平方毫米可用的I/O數量來衡量的，它受封裝內部的線寬/線距規則（line/space rules）以及芯片焊球尺寸的影響。過去的芯片多使用外圍焊盤（peripheral pads）作爲I/O接口，而現代芯片則廣泛採用焊球陣列（ball arrays）。這些焊球中，最外層的幾排可以作爲總線中的相關I/O使用，但能使用的行數受到限制，主要取決於從內層引出線路的難易程度。理論上講，任何一箇焊球都可以被引出，但如果是用於總線，所有信號必須儘可能匹配，以減少總線內的時延偏差（skew）。正是這種對信號匹配的要求，限制了可以構成單一總線的焊球行數。而焊球間距（ball pitch）也會影響單位邊緣長度（每mm2）的I/O數量。此外，如果對噪聲控制有較高要求，還可能需要在信號之間加入接地線（ground lines），這也會進一步限制可用的佈線資源。降低功耗降低功耗是另一大動力，它與信號必須傳輸的距離直接相關。較長的軌跡需要更多的信號能量，以確保數據以足夠好的狀態到達終點，從而被準確接收和解釋。在封裝內傳輸的信號要比在 PCB 上傳輸的信號多得多，但由於傳輸距離是以毫米而不是釐米爲單位，因此可以降低驅動強度，從而節省能量 . 由於信號數量較多，淨能量可能仍然較高。在這種情況下，帶寬動機（如果不僅僅是節省空間的話）將是更重要的動機，即犧牲總功率來換取更高的性能 .但即便如此，每個信號的功率也會降低。封裝類型半導體行業已開發出無數種集成電路 (IC) 封裝。大多數封裝都包含一箇芯片，既能保護芯片不受周圍環境的影響，又能將芯片安裝到印刷電路板上。我們將不討論大多數封裝類型。“先進封裝 "是一箇含糊不清的術語，有些無益。在任何給定的時間點，最新的封裝技術，不管是什麼，都可以被稱爲先進 . 因此，今天人們對先進包裝的期望在未來可能會發生變化。本報告將從狹義上界定正在討論的封裝類型 .通孔式封裝與表面貼裝式封裝舊式封裝的引腳可以穿過印刷電路板上的鑽孔 . 這些封裝更簡單，適用於更簡單的電路板 . 它們的組裝方法是將所有元件放在電路板的頂面，然後通過波峯焊工藝進行焊接，熔化的焊料 “波峯 ”會輕輕擦拭電路板的底部，粘附在適當的焊盤上，並向上進入封裝引線周圍的孔中，形成可靠的連接。這是一項成熟的技術，而且成本相對較低。缺點是隻有電路板的頂面可以安裝元件，而通孔和焊波使得在背面組裝成爲不可能。表面貼裝技術消除了穿過電路板的引腳，從而解決了這一難題。取代引腳的是封裝外部的焊球。所有這些元件都被放置在電路板上，並經過一箇熱循環，使焊球輕微熔化（或迴流），從而與印刷電路板表面的焊盤實現乾淨的連接。這樣，印刷電路板的背面就可以放置其他元件了。這裏討論的封裝類型通常具有大量連接，引腳柵陣列 (PGA) 和球柵陣列 (BGA) 就是高引腳數封裝的兩個例子。前者是通孔封裝，後者是表面貼裝封裝。本文只關注表面貼裝技術，BGA 是符合其餘標準的封裝中使用最廣泛的一種。圖 1：針柵陣列與球柵陣列。左圖顯示封裝底部，引腳用於穿過 PCB 上的孔。右圖顯示錶面貼裝等效結構，焊球安裝在 PCB 表面。請注意，陣列不必完全填充引腳或焊球。邊緣引線與引線陣列老式封裝技術的工作原理是使用導線將芯片鍵合焊盤連接到引線框架，引線框架將信號從芯片的鍵合焊盤傳輸到封裝引腳。這些鍵合焊盤都位於芯片的邊緣，由此產生的引腳也位於封裝的邊緣。這種安排限制了芯片的尺寸，因爲芯片上鍵合焊盤的最小尺寸和間距取決於導線的尺寸，而不是硅工藝。需要大量連接的極小電路可能需要爲鍵合焊盤留出很大的空間，以至於芯片尺寸只能由焊盤而不是芯片上的電路來決定。對於數百或數千個連接而言，在邊緣上引線將導致巨大的封裝，並且由於連接和引線框架的長度而導致可怕的性能。相反，現代的大型封裝採用陣列引線（在 BGA 中爲球）。如果裸片非常大，陣列引線可以來自裸片上的邊緣焊盤，或者裸片本身可以有一箇球陣列，電路繞過球陣列 .圖 2：焊盤受限芯片的頂視圖。芯片的尺寸由外圍的焊盤決定。除非移除焊盤，否則縮小中間的電路不會導致芯片尺寸減小。單組件與多組件將多箇芯片集成到一箇封裝中可能有很多原因，與使用多箇封裝相比，單個芯片在 PCB 上佔用的空間更小，由於連接更短，性能更高，效率更高，在許多情況下，可能需要更少的 PCB 連接。後一種效應與多年前在芯片上的門數和由此產生的 I/O 數量之間建立的一種關係有關，這種關係被稱爲倫特法則，它認爲隨着芯片上門數的增加，I/O 數量也會增加，但速度不會那麼快，這是因爲許多連接仍在芯片內部。封裝也會產生同樣的效果，如果兩塊芯片本來是分開封裝的，但它們之間存在連接，那麼這些連接就會從印刷電路板上消失，因爲它們是在封裝內部建立的。圖 3：左圖顯示兩個芯片共享五個連接。如果這兩個芯片共封裝，那麼這五個共享連接將在封裝內部進行，並從封裝的引線中消失。令人困惑的 RDL 概念許多封裝都包含所謂的再分佈層或 RDL。最初的概念是將信號從一種模式路由到另一種模式（通常是從芯片封裝的引線或球模式到印刷電路板上的着陸模式）的幾層互連層。當封裝上的連接間距過於緊湊，無法滿足印刷電路板上的線路和空間規則時，這一點就變得尤爲重要。RDL 對於接收這些信號並將其分散開來是必要的。這是總體思路，適用於大多數先進封裝 . 但是，許多元件都可以起到重新路由信號的作用，包括中間膜和封裝基板 . 從技術上講，這些都是 RDL . 但 RDL 一詞似乎有更具體的用法，指的是在裸片金屬層上方添加路由層，在裸片鈍化後添加，或在裸片背面添加，重新路由硅通孔（TSV）。一般來說，它們有幾層由有機樹脂製成，只提供信號重路由功能。這種 RDL 的定義較爲有限，不允許元件嵌入無源元件或其他元件，而內插器則可以做到這一點。扇入與扇出由於老式技術將導線從芯片焊盤連接到引線框架，信號無處可去，只能遠離芯片，印刷電路板上的封裝佔位面積大於其所包含的芯片，用現在的話說，信號從芯片向外發散。先進的封裝技術包括使用 RDL，可以將信號路由到任何地方 . 如果芯片的連接很少，則可以在芯片下方佈線，這樣形成的封裝僅比芯片本身稍大一些 . 這種封裝技術被稱爲芯片級封裝 (CSP)，是儘可能小的實用封裝技術，因爲它不可能比芯片更小。芯片尺寸的 1.2 倍以下的任何尺寸都被稱爲芯片級封裝。在這種情況下，信號從芯片邊緣向內傳輸，因此這種技術被稱爲扇入技術（fan-in）。與此相反的是扇出，即一些引線遠離芯片，使封裝比芯片大（即使一些信號也扇入）。即使是單個芯片也有必要這樣做，因爲 PCB 設計規則要求芯片上的連接點之間的距離要比焊盤遠得多。最後，先進的封裝工藝包括面板製造 . 這是一種較大的矩形電路板，實際上與印刷電路板類似，但尺寸更大。圖 4：扇入與扇出。左圖顯示所有信號都被路由至封裝中心，這是由於信號數量有限而實現的。右圖顯示扇出，其中一些信號路由至芯片之外。使用扇出時，一些信號仍然可以向內路由。總之，就本文而言，先進封裝的特點如下：使用表面貼裝技術（可能是 BGA 或相關技術）；具有凸點陣列而非邊緣連接；封裝多箇元件（CSP 除外）；以及具有扇出 RDL 或其他將信號從芯片引出的元件。先進封裝組件舊式封裝的組件往往很少：基板、引線框架、芯片，然後是模塑化合物（塑料封裝）或其他外殼。先進封裝以這種結構爲基礎，但增加了一些元件：基板提供了封裝內容物與印刷電路板之間的連接，封裝最終將連接到印刷電路板上。用焊料製成的焊球構成 PCB 連接 .中間膜的作用與基板類似，但它們通常可以容納更小的金屬線間距，而且凸點可以形成比球更多的連接。微凸塊是芯片與另一芯片或中間膜之間更小的連接。根據中間件材料的不同（將在下文討論），橋接器可提供安裝在中間件上的組件之間的連接。除了這些基本元件外，還可以添加其他元件，例如用於管理熱量的元件......。圖 5：基本先進封裝元件。與所有封裝一樣，它包含一箇基板。它還包括一箇中介層，元件安裝在中介層上並相互佈線。微凸塊將芯片連接到中介層，凸塊將中介層連接到基板，球將基板連接到 PCB。2D、2.5D 和 3D在將多箇組件集成到先進封裝中時，業界已開發出一種維度概念，雖然並非嚴格準確，但有助於描述封裝中組件的排列方式。二維 (2D) 並不常見，但它指的是標準封裝中的默認排列方式，即芯片直接放置在基板上。2.5D 是指將多箇芯片佈置在一箇中介層 (interposer) 上。該中介層位於主基板上方，因此存在一些垂直方向的距離——相當於半維的距離。3D 指的是將元件堆疊在一起。當今最好的例子就是 HBM，它由多箇內存芯片堆疊而成，看起來就像一箇大內存。但 AMD 等公司也使用這種方法將其 V-Cache 放在計算芯片之上，預計未來還會有更多類似的異構實例。現實世界中的設計往往是 2 .5D 和 3D 的結合，通常稱爲 3 .5D 。例如，可能會有一箇或多箇計算芯片和一箇或多箇 I/O 芯片與 HBM 堆棧相鄰排列。圖 5 和圖 6 展示了這種組合。圖 6：先進封裝中的 3D 堆疊 HBM。單個 HBM 單元包含多箇獨立的薄型存儲器芯片，這些芯片通過小間距微凸塊進行通信。TSV 將信號從頂部芯片向下傳輸到底部芯片。如圖所示，處理器位於 2.5D 配置中的 HBM 旁邊。封裝基板封裝所用的基板與印刷電路板相似，但它們與高密度互連 (HDI) 印刷電路板最爲相似。與印刷電路板一樣，它們由電介質層和金屬層交替組成。因此，它們也類似於半導體的線路後端 (BEOL)，後者也是由電介質層和金屬層交替組成。但基板的特點是採用有機電介質，而不是氧化物。印刷電路板和基板之間的區別更多在於尺寸而非材料。圖 7：封裝基板的橫截面。它與 PCB 非常相似，由多層金屬構成，金屬層之間由有機電介質層隔開。不同類型的通孔可實現金屬層之間的連接。基板通常以核心爲起點，核心是一層剛性的有機電介質，兩面都有銅。基板的結構是添加式的，這意味着基板是通過添加材料製成的--在這種情況下，是建立額外的電介質層和金屬層。這也是該工藝的另一箇描述性名稱：堆積工藝。金屬層有兩種功能：一種是將信號從封裝內的芯片連接處傳輸到印刷電路板上的焊接連接處；另一種是將信號從封裝內的芯片連接處傳輸到印刷電路板上的焊接連接處。根據信號的路徑，可能需要一層或多層。通孔提供金屬層之間的連接，有三種類型：通孔（或通孔）在成品基板的兩面都可接入。盲孔只有一面可以訪問，在內部層上終止。埋孔的起點和終點都在內部層上，基板外部無法訪問。微通孔是直徑小於 150 微米的簡單通孔。這種通孔密度更大，但更難製作，需要激光鑽孔和更高的精度 . 對於較窄的 “桶”，還必須考慮高寬比（高度與寬度之比），因爲電鍍到高寬比孔中更加困難。金屬層的另一箇作用是作爲電源和地平面。它們主要爲封裝中的元件提供電源穩定性。但對於高頻信號或高性能電路（噪聲是它們的大敵）來說，這些平面起着屏蔽作用，使金屬層不會通過介質發生相互作用。接地線也可以在信號之間的單層上佈線，以減少信號之間的串擾。在印刷電路板上，這些層對於創建具有可控阻抗的帶狀或微帶線路也是必不可少的。基板尺寸較小，這種結構就不太常見，因爲作爲傳輸線的信號較少。例如，6 GHz 信號的波長約爲 50 毫米，因此在傳輸該頻率的信號時，需要考慮將長度超過 25 毫米（半波長）的跡線作爲傳輸線。只有最大的封裝尺寸在這個範圍內，而且很少有信號在這個範圍內。仔細的佈線可以將跡線保持在足夠低的位置。但如果需要控制阻抗，接地平面可以起到輔助作用。材料選擇基底有兩種主要材料在加工後保留下來，即電介質和金屬。 金屬絕大多數是銅，用焊料進行連接。在無鉛環境中，SAC（錫/鋁/銅）焊料占主導地位 .與金屬相比，電介質提供了更多選擇 . 最常見的兩種介質是可加熱固化的不同形式的環氧樹脂（也稱爲熱固性樹脂）.FR-4（也稱爲 FR4）是迄今爲止最著名的 PCB 樹脂。FR “代表阻燃；”4 "由美國電氣製造商協會（NEMA）指定。它是一種複合材料，由浸漬了環氧樹脂的玻璃纖維布組成。如需更高性能，可使用 BT 環氧樹脂（雙馬來酰亞胺三嗪的縮寫）。根據玻璃化溫度（Tg）（即樹脂開始迴流並失去結構完整性的溫度），它更耐高溫。它還具有較低的介電常數，有助於防止層間信號串擾。這兩種材料都以預浸料（prepreg）的形式提供。織物基質浸漬樹脂並進行部分固化以使其穩定。因此，預浸料可以方便地鋪設，並在鋪設到位後完全固化。所有層都鋪設到位後，熱量和壓力可使各層之間徹底固化和粘合。味之素（Ajinomoto）公司最近推出了一種名爲ABF（味之素積層膜）的材料。它爲高性能信號提供了更好的介電性能和熱性能。它以卷狀形式提供，一面封裝在鄰苯基苯酚 (OPP) 薄膜之間，在應用前移除，另一面封裝在聚乙烯 (PET) 薄膜之間，在應用後移除。介電片材可能帶有一層銅。除了較低的介電常數外，它的熱膨脹係數 (CTE) 也更接近基板上的銅和其他材料。因此，反覆的熱循環不太可能導致裂紋和其他缺陷。這對於必須具備高可靠性的封裝電路很有幫助。然而，與更簡單的材料和工藝相比，其成本更高。需要注意的是，整個基板不必由相同的電介質組成。不同的層可以採用不同的樹脂，具體取決於其所支持信號的需求。PCB 中的過孔傳統上是通過機械鑽孔製成的，但由於基板過孔尺寸較小，激光鑽孔更爲常見。與通孔引腳鑽孔（焊料會滲入孔中）或機械連接鑽孔（孔中不需要任何材料）不同，過孔必須在層間導電。這通常通過電鍍來處理，在孔中少量的銅作爲種子層，然後將銅沉積在鍍液中，電路板作爲陰極進行電連接以吸引銅。當使用機械或激光鑽孔時，附近的樹脂容易熔化，從而造成“拖影”。對於四層或四層以上的基材，需要進行除膠渣工藝來清潔表面。該工藝可以採用化學方法或等離子方法進行。後者效果更清潔、更均勻，但成本更高。構建基板構建基板的步驟在概念上非常簡單——從核心開始，然後添加層，並在過程中進行圖案化和鑽孔。埋孔和微孔可以位於任何層，盲孔位於外層，通孔則在所有層都安裝到位後進行鑽孔。更詳細的步驟如下：1. 從兩面均金屬化的核心開始。2. 鑽孔和電鍍：a. 機械鑽孔或激光鑽孔。b. 除膠渣並清潔。c. 塗上銅籽晶。d. 電鍍。3. 圖案化金屬：a. 塗上光刻膠。b. 曝光圖案。c. 去除已顯影的光刻膠。d. 蝕刻銅。e. 去除所有剩餘的光刻膠並清潔。4.如果需要更多層，請添加另一層樹脂和銅。5. 重複步驟 2 和 3，直到所有層都到位。6. 使用壓力和熱量將各層粘合在一起所示步驟和材料適用於最常見的基板類型。其他材料也可用於芯板，例如陶瓷或金屬。也可以使用其他專用樹脂。在選擇材料時，必須根據應用需求，平衡成本、可靠性、熱管理、信號完整性和電源完整性。圖 8：典型基板的製造工藝。從核心開始，逐層添加、鑽孔和圖案化，直至所有層都安裝到位。最終的基板層通過加熱和加壓粘合在一起。中介層多年來，基板一直是封裝的標準配置，但它們主要提供安裝芯片的表面。如今，用於重新路由信號的基板已經非常成熟。理論上，可以在基板上放置多箇芯片，但實際上，如果芯片間的連接數量過多，最終的基板尺寸會過大。如今，有些芯片擁有數千個連接。在標準有機基板上以合理的（或可製造的）尺寸路由如此多的信號是不切實際的。此外，信號路徑可能很長且迂迴，從而增加了高可靠性通信所需的功耗。這一直是使用中介層的主要動機。從技術上講，中介層是指任何一種中間體或墊片，用於在一側的某個元件和另一側的某個元件之間建立或重新定向連接。在這種情況下，硅芯片、無源元件和其他組件位於一側，基板位於下方。芯片與基板的連接是通過微凸塊實現的；與基板的連接是通過 C4 凸塊實現的（兩者均在下文討論）。這種類型的中介層被稱爲無源中介層。硅中介層也使得包含晶體管的有源中介層成爲可能。圖 9：中介層，頂視圖和側視圖。元件位於中介層頂部，通過微凸塊連接。中介層內的各層負責在元件之間路由信號，並將信號路由至凸塊，以便連接到下方的封裝基板。中介層與芯片、封裝和 PCB 的比較中介層創建了額外的連接層次。該層次的頂層是芯片本身及其片上連接。其下是中介層，它將封裝內的組件互連。其下是基板，它將需要在封裝外部可見的信號與封裝焊盤連接起來。最後一層是 PCB 本身。每一層級的線寬/間距和焊盤密度都不同，芯片密度最高，PCB密度最低。中介層相對於封裝基板和PCB具有四個基本優勢。更緊密的金屬和焊盤尺寸允許更多信號在封裝內元件之間或封裝球之間進行路由。更多的元件間連接意味着更少的信號離開封裝。芯片間連接傳輸距離更短，因此信號質量下降更少。更短的距離意味着信號驅動器可以降低驅動信號所需的能量和電壓擺幅，從而降低系統功耗。使用中介層的缺點是其成本、散熱考慮和設計複雜性。成本取決於所用材料，但顯然使用中介層比不使用中介層的成本更高。不過，如果考慮到使用多箇封裝而不是集成到單個封裝的成本，成本比較可能更爲有利。中介層本身不會引入新的散熱問題，但使用中介層的封裝會將更多的硅片放入單個封裝中，這始終有可能帶來散熱挑戰。例如，可以通過確保兩個高功率硅片不堆疊甚至不併排放置來解決這些問題。一箇典型的挑戰是將HBM內存（與所有DRAM一樣，它對熱量高度敏感）儘可能靠近使用它的處理器芯片。連接需要儘可能短，但這會使內存芯片更靠近發熱的處理器，從而可能影響內存性能。成本和散熱問題通常都與第三個問題——複雜性——相關。成本、散熱和其他問題通常可以通過精心設計來解決。但這種設計將封裝、中介層和芯片整合到一箇包含許多活動部件的大型協同設計工作中。表1：芯片、中介層、封裝基板和PCB之間的連接性比較。芯片密度最高，PCB密度最低。增加層數可以提高佈線能力，但會增加成本，並且由於需要額外的過孔，信號完整性可能會降低。不同的中介層材料中介層主要用於信號路由。因此，構建中介層的材料更多地取決於其物理特性，而非其電氣特性。關鍵參數包括信號隔離度、熱導率以及與上方硅片和下方基板相比的熱膨脹係數 (CTE)。硅中介層最常見的中介層材料是硅。其理念是，硅製造（取決於所使用的工藝節點）可以實現比通常用於 PCB 和封裝基板的有機材料更高的佈線密度。因此，硅中介層是在半導體晶圓廠製造的，目前臺積電是最大的硅中介層製造商。中介層不需要採用尖端硅工藝；它們通常停留在 65 納米或 45 納米等節點上。這使得它們的成本低於領先節點所需的成本，但其單位面積成本仍然高於有機材料構建所需的成本。除成本外，單箇中介層必須足夠大才能容納其承載的所有硅片，使其大於其上所有硅片的總和。因此，中介層每平方微米的成本低於先進芯片，但其面積比典型芯片更大。構建無源硅中介層就像構建芯片，但只使用金屬層。因此，可以創建多層。但每層都會增加成本，因此在確保足夠的信號佈線能力和良好信號質量的同時，最小化層數是一項設計優化挑戰。硅中介層上一個常見的組件是硅通孔 (TSV)，它將信號從一側直接傳輸到另一側。這通常用於電源和接地引腳，但也可以用於信號。TSV 周圍有“禁入”區域，在這些區域創建 TSV 可能會影響相鄰的硅片。然而，無源中介層從不利用硅的半導體特性，而僅充當連接介質。因此，TSV 的大量使用實際上並不會限制無源中介層的佈局。然而，它確實會極大地影響成本。使用更薄的硅片可以降低成本，因爲 TSV 可以更淺，但載體晶圓（其唯一目的是充當薄晶圓的更堅固的支架）的厚度必須超過一定的厚度，以幫助在整個構建過程中保持結構完整性。完成後，載體將被移除。製造的典型硅片尺寸有限。對於大多數芯片而言，其尺寸限制由掩模固定裝置（稱爲光罩）的尺寸決定。大多數芯片比光罩小得多，並且掩模可以在一箇光罩內包含多箇芯片，以提高晶圓吞吐量。其他高性能芯片則突破了光罩尺寸的極限。極少數在用芯片會超過光罩尺寸，最明顯的例子是 Cerebras，它將整個晶圓作爲單個“芯片”。但硅中介層也可以超過光罩尺寸限制，儘管臺積電目前將其尺寸限製爲三個光罩。在光刻步驟中，圖案通過掩模版曝光到晶圓上，每個光罩都是一次曝光。支撐光罩的機器稱爲掃描儀，它會反覆曝光晶圓，支撐晶圓的壓板在每次曝光後都會移動一箇光罩距離。隨着時間的推移，整個晶圓會經過光罩。在大多數情況下，每次曝光都會形成一箇獨立的芯片。但對於中介層（或非常大的芯片），單個芯片需要多次曝光。這意味着必須以某種方式將曝光之間的邊界縫合在一起。在中介層使用的寬鬆尺寸下，這更容易做到，但這仍然是硅晶圓廠必須完善的製造工藝的關鍵部分。製造更大中介層的方法正在開發中。如果證明成功的話，它們將不再需要縫合。玻璃中介層硅中介層的成本促使人們使用玻璃中介層。玻璃的製造工藝與硅的製造工藝截然不同，並帶來了一些限制。但它也爲某些設計帶來了諸多優勢，包括更好的信號隔離。“玻璃”是一箇廣義的術語，它包含許多基於玻璃添加劑而具有不同特性的變體。其中許多添加劑是商業機密。康寧公司用於生產手機和其他移動設備的堅固玻璃的工藝也非常適合中介層。其大尺寸的大規模生產意味着晶圓和麪板均可用作中介層。需要構建的兩個主要特徵是通孔（此處稱爲玻璃通孔或TGV）和金屬連接。通孔的創建和填充技術已經非常成熟，並且可以在玻璃上鍍銅。玻璃中介層仍處於大量研究中。目前尚無一種玻璃中介層實現大批量生產。圖 10：多光罩中介層。在對中介層進行圖案化時，本例中需要三種不同的曝光。當曝光交匯時，必須特別小心，確保任何跨越邊界的信號都能拼接在一起。有機中介層硅中介層高昂的成本迫使開發商轉向另一箇方向，即有機中介層。它們與PCB和封裝基板基本相同，只是尺寸要小得多。金屬化工藝利用的是用於硅而非PCB的設備，因爲PCB無法達到所需的尺寸。有機基板的製造仍處於早期階段，並且已有一些生產，但尚未取代硅。最終，如果玻璃和有機中介層能夠蓬勃發展，對硅中介層的需求應該會下降到那些需要最緊湊尺寸或需要有源中介層的設計。有源中介層以上討論的三種材料都在爭奪無源中介層的角色，僅用於建立連接。但硅是一種半導體，可以將電路直接構建到中介層本身，使其成爲有源中介層。這種方法目前尚未投入生產，但正在討論將電源管理和輸入/輸出電路放置在中介層中各自信號線附近。這將增加中介層的成本，因爲它現在需要前段製程 (FEOL) 和後段製程 (BEOL)。鑑於中介層採用的工藝節點較舊，這些電路不會是尖端的高性能電路，而是可以從其上方的芯片中移除部分電路，或者直接移除整個芯片的電路。根據佈線密度，這些電路可能不會增加中介層的面積，因此增加的材料成本應該僅限於 FEOL 製程。但總成本也會有所上升，例如，需要進行更廣泛的測試以確保中介層良好。硅中介層的應用僅限於那些能夠收回先進封裝成本的應用。但衆所周知，硅元件的成本與其面積相關。而且，與典型的芯片相比，硅中介層非常大。硅橋採用了中介層的概念，並將其精簡，使其使用幾小塊硅片，而不是一塊大硅片。硅橋並非使用硅中介層，而是嵌入到有機中介層或基板中。製造流程中，硅橋製造商將硅橋發送給中介層或基板製造商，後者進行嵌入。完成後的中介層或基板將被送到封裝廠進行組裝。硅橋硅橋是一種非常簡單的硅芯片，只需BEOL工藝。儘管如此，它們是專有的，製造細節尚未公開。英特爾的版本可能是最著名的，稱爲嵌入式多芯片互連橋 (EMIB)。Amkor、ASE集團、三星和imec也一直在研究硅橋。將硅橋嵌入中介層需要：1. 構建中介層的各個層，直至最後一層。2. 在封裝之前，在基板上創建用於放置硅橋的空腔。與典型的激光燒蝕相比，英特爾擁有一些空腔創建專利，可以降低成本並縮短週轉時間。3. 將硅橋放置在空腔中，並用粘合劑固定。對準至關重要。4. 構建最後的基板層，並執行其他典型的後續操作，例如鑽孔。用於構建硅橋的硅技術能夠實現非常精細的線路。精度的限制通常不是由橋本身決定的，而是由橋在腔體內的對準度決定的。放置此類元件的機器的公差往往比橋上的線距寬鬆得多。平面度也會限制橋的尺寸。圖 11：硅中介層與硅橋。硅中介層使用較大的硅面積，而硅橋只在互連信號的位置放置硅。圖 12：硅橋的橫截面。該橋嵌入封裝基板中鍵合鍵合在此指的是將芯片連接到基板，或將一箇基板連接到另一箇基板（包括PCB、封裝基板和中介層），以及信號連接。實現這些鍵合的技術有很多，其細節超出了本文的討論範圍。本文旨在概述不同的鍵合技術，並重點介紹那些在先進封裝中更常用的技術。對於傳統封裝，芯片鍵合和信號連接是兩個獨立的步驟。對於較新的封裝技術，例如倒裝芯片，信號連接變成了芯片鍵合，儘管底部填充材料可以提高機械和熱穩定性。引線鍵合迄今爲止，最流行的鍵合技術是在芯片和基板之間使用某種粘合劑。可以形成共晶鍵合來提高穩定性和熱導率。將金屬合金的中間層置於芯片和基板之間並加熱，即可形成共晶鍵合。材料的“共晶”特性意味着合金中兩種金屬單獨的熔點高於組合後的熔點，一旦熔化，就會完全熔化，而不是像固態和熔化部分混合在一起時那樣形成某種中間相。引線鍵合本身可以使用多種技術進行連接。楔形鍵合利用壓力將引線壓入焊盤，將其擠壓成楔形。它具有方向性，因爲楔形必須與引線指向其另一端的方向對齊。球形鍵合則無需該要求，因此速度更快、更容易。在這種情況下，引線從鍵合設備中伸出，並在末端短暫加熱，使引線末端形成一箇球，然後可以將其放置在焊盤上。任何這些鍵合技術都可能涉及壓力、熱量和超聲波振動的組合，以軟化引線、摩擦焊盤並形成牢固可靠的連接。雖然“先進”封裝尚無正式定義，但引線鍵合通常不被認爲是一種先進技術。早期成本較低的芯片堆疊技術仍然可以使用引線鍵合，前提是每個芯片的尺寸小於其所在芯片的尺寸，以便露出底層芯片的焊盤。雖然引線鍵合成本較低，但它會根據創建引線鍵合所需的間隙限制可用的 I/O 數量，其中機器將每條引線連接到引線兩端的焊盤上。因此，它不能用於需要高通信帶寬的應用。C4焊球和凸點爲了實現更高的連接密度，尤其是在BGA封裝中，倒裝芯片組裝已成爲常態。之所以如此命名，是因爲與引線鍵合不同，芯片被翻轉，使有源層靠近基板。連接不是由引線完成，而是由焊球完成。芯片完成加工後，焊球會形成在芯片焊盤上。基板焊盤上可能會塗上一些助焊劑，然後翻轉的芯片會進行對準和放置，使焊球落在焊盤上。在迴流焊步驟中，溫度會短暫升高，導致焊球部分熔化，並將芯片鍵合到基板上。由於該工藝的精心設計，這種連接被稱爲受控塌陷芯片連接，簡稱C4。該技術可應用於多箇層面，並適用於不同尺寸和密度的連接。在BGA封裝的底部，焊球與PCB連接。在封裝內部，凸點連接芯片和基板。這些凸塊比封裝外部的焊球更小。最後，對於 3D 堆疊（即一箇芯片堆疊在另一箇芯片之上），會使用更小的凸塊（稱爲微凸塊），這得益於硅技術允許的更精細的線路和空間。芯片鍵合後，只有金屬連接提供機械粘合，這可能會導致可靠性問題，因爲溫度和其他因素可能會導致焊料出現裂紋或徹底斷裂。爲了穩定器件，鍵合後會使用底部填充材料來填充間隙。這種材料會滲入芯片下方，有助於解決熱膨脹係數 (CTE) 失配問題，並將芯片的熱量散發到基板上。熱壓鍵合標準的倒裝芯片鍵合成本低且快速，但也存在一些缺點。由於迴流焊是在爐中進行的，整個電路板都會升溫，而熱失配問題可能會削弱鍵合強度，或在冷卻後導致翹曲。如果芯片或電路板不是完全平整的，那麼某些鍵合可能會很弱。此外，鋁等金屬會形成氧化物，必須破壞氧化物才能獲得良好的連接。一種解決方案是熱壓鍵合 (TCB)，它從頂部逐個芯片施加熱量和壓力。它可用於鍵合堆疊中的多箇芯片，或將封裝鍵合到電路板上。在後一種情況下，無需通過加熱整個電路板進行迴流，而是僅加熱芯片及其焊球，從而消除了翹曲問題。施加的壓力有助於確保可靠的鍵合，突破任何氧化物，並迫使芯片和電路板之間的表面柔順性，以防止任何翹曲。這通常使用銅和鋁來完成，但也可以使用金來完成。HBM 廣泛使用熱壓鍵合來鍵合芯片堆疊。除瞭解決上述問題外，它還減少了堆疊中芯片之間的間隙，從而縮短了堆疊。它還有助於比標準微凸塊更好地散熱。缺點是，它不像迴流焊那樣是批量操作。鍵合工具不是一次性鍵合滿托盤的芯片，而是單獨鍵合每個芯片，而且鍵合工具的價格也比用於微凸塊的工具更高。吞吐量的降低使得這一工藝成本更高，但更適合高利潤的設備。支柱（Pillars）微凸塊不能任意縮小。一箇問題是，儘管迴流焊過程中焊料塌陷具有可控性，但最終連接的精確形狀無法得到很好的控制，這限制了它們在不相互干擾的情況下可以緊密接觸到多遠。另一箇挑戰是，凸塊尺寸還決定了芯片與基板之間的間隙，有時也稱爲“間隙”。如果凸塊太小，該間隙就會太窄，無法容納底部填充材料。支柱的出現是爲了更好地控制間距和間隙。與球體不同，圓柱體可以具有獨立的高度和直徑，從而提供兩個自由度。如果一箇芯片與另一箇芯片部分重疊，甚至可以同時使用支柱和球體，這需要凸塊短距離到達下面的芯片，然後使用較長的支柱（有時稱爲柱狀體）到達沒有下面芯片的中介層。構建柱子的過程與構建凸點的過程類似，不同之處在於添加銅柱的步驟，如圖 16 所示。圖 13：主要的鍵合技術。採用引線鍵合時，芯片和信號分別鍵合。對於其餘技術，信號連接也構成芯片連接。圖 14：使用引線鍵合的 3D 芯片堆疊。這是一種成本較低的芯片堆疊方法，但要求上層芯片的尺寸小於下層芯片。圖 15：一箇芯片與其所連接的另一箇芯片部分重疊，理論上可以使用凸塊和支柱來管理兩個不同的支架。這將對實現良好良率的支柱高度提出挑戰。芯片、支柱和凸塊的尺寸未按比例顯示圖 16：製作焊球或凸塊和銅柱的步驟。步驟基本相同。主要變化的是材料，焊球/凸塊只是將焊料迴流焊接成球，而銅柱則是將焊料迴流焊接到銅柱頂部。混合鍵合先進封裝領域的最新熱門話題是混合鍵合，主要用於芯片間的連接，包括在晶圓切割之前將晶圓與晶圓或芯片與晶圓鍵合時進行的連接。混合鍵合併非通過添加焊料等材料來形成連接，而是將焊盤與周圍的氧化物緊密接觸，從而實現無任何中間材料的連接。“混合”一詞源於氧化物和金屬共同構成鍵合。金屬焊盤略微凹陷，使氧化物先鍵合，然後金屬焊盤也隨之鍵合。該技術旨在通過消除焊料來提高連接質量和電氣性能。僅使用兩個芯片的焊盤材料進行連接。鍵合後的氧化物提供機械強度。然而，在實踐中，這是一箇具有挑戰性的過程，因爲所有焊盤必須共面，而表面處理是實現可靠連接的關鍵。它已在少數應用中得到應用，例如較新的閃存和一些圖像傳感器，但尚未得到廣泛應用，並且仍在進行大量研究和開發。每種互連技術都允許不同的連接尺寸（例如球直徑）和間距。大多數互連技術的尺寸介於大規模生產和前沿技術之間。表 2：互連尺寸和間距比較。低端尺寸往往反映的是可能已實現大批量生產的先進工藝。封裝工藝與硅製造工藝相比，封裝工藝的規範性要寬鬆得多。代工廠（或集成設備製造商 (IDM)，例如英特爾或三星）提供的硅節點通常採用固定的工藝。在大多數情況下，採用該工藝製造的所有產品都將遵循相同的步驟順序。至少目前，封裝工藝更加靈活。一些製造商擁有一些知名的工藝，但每家能夠進行此類封裝的公司都可能擁有相同工藝的專屬版本。例如，Amkor 的 HDFO 工藝大致相當於臺積電的 CoWoS-R 工藝。正如不同代工廠的硅節點細節會有所不同一樣，不同的外包封裝測試 (OSAT) 廠商的組裝步驟也會有所不同。這也是一箇快速變化的時代，行業尚未形成清晰、整齊的流程。每個客戶的需求可能略有不同，製造商正在儘可能地滿足他們的要求。本報告將回顧臺積電和英特爾的一些知名品牌工藝，但這些工藝並非全部可用或可能實現的工藝。對於給定的工藝，幾個關鍵參數會有所不同。這些參數包括基板、中介層或 RDL 中可用的層數、中介層的最大尺寸（有時以光罩的倍數表示）以及鍵合間距。鍵合間距取決於所用鍵合類型以及製造商的能力。倒裝芯片雖然單芯片封裝並非本電子書的重點，但先進的技術主要源自基本的倒裝芯片技術，因此瞭解該工藝將有助於理解其他技術。如圖 17 所示，在焊料沉積到基板上後，將帶有焊球的芯片正面朝下放置在基板上。迴流焊步驟熔化焊料以形成緊密的連接，之後去除焊劑。然後，底部填充填充芯片和封裝之間的任何間隙，以提高機械穩定性。最後的固化步驟完成了整個過程。圖 17：倒裝芯片封裝。凸塊芯片正面朝下放置在封裝基板上。焊料迴流，底部填充以保證機械穩定性，然後整個單元固化。疊層封裝 (PoP)3D 組裝的一種更簡單的方法是將已封裝的芯片堆疊起來。這種方法通常在品牌名稱中帶有 PoP（即疊層封裝）。PoP 的一箇具體應用是將 DRAM 芯片放置在邏輯芯片上方。這是臺積電 (TSMC) 品牌 InFO 的一種版本。圖 18：封裝外層封裝。如果頂部芯片不大於底部芯片，則可能需要使用 RDL。頂部芯片連接通過過孔到達電路板或底部芯片，必要時可使用 RDL 佈線到適當的位置。晶圓上芯片 (CoW)最早在封裝中連接芯片的方法之一是使用晶圓作爲載體，在其上構建 RDL，臺積電將這項技術稱爲 CoW。以下兩個示例展示了兩種可能的組裝工藝方法。第一種方法是在載體晶圓上構建 RDL，然後將預先切割好的芯片（凸塊朝下）放置在載體上。在那裏，它們可以被包覆成型，形成一箇實際上重組的晶圓。此時，可以移除載體晶圓，創建球，並對晶圓進行切割。另一種方法是將芯片倒置放置在載體晶圓上，然後再進行包覆成型。移除載體後，構建RDL，形成球，最後將重組晶圓單片化。英特爾的Foveros工藝是另一種變體，旨在將兩個芯片（或一箇芯片和一箇有源中介層）面對面鍵合。底部芯片將朝上，因此它使用TSV連接到基板。圖 19：晶圓上芯片工藝的兩種實現方式。在上方示例中，RDL 在放置芯片之前構建；在另一箇示例中，RDL 在放置芯片之後構建。圖 20：英特爾的 Foveros 工藝。它將芯片或小芯片面對面連接起來。添加中介層先前的方法僅添加了RDL來將信號路由到球。添加中介層可以提高佈線靈活性。臺積電(TSMC)的一箇著名示例CoWoS根據中介層的性質有三種變體。CoWoS-S用於硅中介層；CoWoS-R實現有機RDL；而CoWoS-L採用小型芯片，其功能是提供佈線。後者類似於硅橋，不同之處在於它還可以包括通向基板的通孔。圖 21：帶基板的封裝。CoWoS-S 等工藝使用硅作爲中介層；類似於 CoWoS-R 的工藝則採用有機中介層。CoWoS-L 方法包含一箇類似於硅橋的互連芯片無源器件、光學器件、MEMS 器件及其他器件本文迄今爲止的重點是將多箇硅片集成到一箇封裝中。但其他器件也可以集成在一箇封裝中，其中最常見的是無源器件。無源器件包括電容器（最常見的，用於去耦以降低噪聲）、電阻器和電感器。電感器可能僅用於包含射頻 (RF) 功能的封裝中。電阻器不太常見，可用於信號終端。現代電阻器和電容器尺寸極小，因此可以將其嵌入到有機中介層和基板中。Saras 等公司生產的電容器模塊可以將電容器網絡或電容器集合與單個器件集成，而無需使用數十或數百個單獨的電容器。光學器件和 MEMS 器件通常安裝在中介層或基板的頂部。可以採用與另一箇芯片相同的方式進行安裝，但對準可能更爲關鍵。光學元件通常在封裝中包含光纖端口。光纖與光接收器或發射器之間的過渡對於最大限度地減少光損耗至關重要，因此光纖進入的角度至關重要。如果手動逐根光纖地進行組裝，組裝過程可能既慢又昂貴。使用連接器形成光纖陣列，並將其放入所謂的 V 型槽中可以簡化流程。一些 MEMS 元件也需要考慮對準問題。例如，早期的加速度計通常只處理一箇維度，這意味着需要三個維度才能覆蓋所有三個自由度（x、y 和 z）。理想情況下，這三個維度需要仔細對準，使其彼此精確成 90°。根據不同的器件，有些器件可能具有校準微小方向誤差的能力。現代加速度計（以及陀螺儀和磁力儀等其他導航裝置）將所有三個維度集成到一箇芯片中，並通過設計來保證方向。這使得模具本身的方向不再是一箇問題。圖 22：封裝基板中的嵌入式無源元件。這通常是在構建過程中添加的電阻器或電容器散熱考慮封裝的功能之一是散發內部芯片產生的熱量。鑑於廉價塑料封裝的普遍性（塑料封裝的熱導體性能不佳），這項任務並未給封裝設計帶來壓力。但隨着更多元器件的加入，以及部分元器件功率的提升，散熱變得至關重要。這是目前 HBM 面臨的一箇問題，而提升 HBM 容量所面臨的挑戰包括如何應對更多需要散熱的問題。因此，封裝設計必然包含熱分析，以確定封裝是否能夠充分散熱且不留下任何熱點。現在必須對整個封裝（包括所有元器件）進行熱分析，以確保芯片能夠保持在目標功率範圍內，從而達到規定的性能。如果引線、中介層、橋接器、基板和模塑料不足以在各種工作條件下維持適當的溫度，那麼封裝中可能需要包含僅起到散熱作用的元器件。此類組件的示例包括散熱器、導熱片和熱導管。散熱器是固定在封裝頂部外部的金屬片（或任何導熱材料）。熱導管與散熱器類似，但嵌入在封裝中。導熱片可以平滑內部熱點，將熱量從熱量較多的地方轉移到熱量較少的區域，從而幫助封裝散熱。散熱器和導熱片連接到封裝上與引線相對的一側，而熱導管則使用連接球來散熱。雖然所有信號和連接球都會在發揮電氣功能的同時將部分熱量帶出封裝，但熱導管不具有電氣功能。它們的唯一作用是在封裝內容物的高溫部分和 PCB 之間建立連接。圖 23：熱緩解選項。可能需要額外的惰性金屬結構來提供足夠的散熱。選項包括但不限於散熱器、導熱片和熱管。設計意義先進封裝挑戰了傳統的芯片及其封裝設計方式。這些流程過去通常涉及兩個獨立的團隊：芯片設計師和封裝設計師。前者負責電子設計，而後者則更側重於外殼的機械設計。由於是兩個獨立的團隊，芯片設計方案大部分都交給了封裝人員，最終芯片被封裝到封裝中。對於先進封裝而言，這種獨立的合作是遠遠不夠的。所有利益相關者都必須儘早參與規劃和設計優化過程。封裝中共存的元器件來源廣泛，包括芯片設計師、中介層或其他基板設計師、封裝設計師，甚至包括特定封裝中現成器件（例如無源器件、MEMS、光學或其他電子芯片）的製造商。圖 24：先進封裝供應鏈簡化圖。一箇或多箇芯片在代工廠設計和製造。硅和玻璃中介層通常也需要代工廠。有機元件通常來自封裝廠。組裝時還可能包含其他組件。隨着先進封裝的出現，代工廠和 OSAT 之間的界限正在變得模糊。每個角色都有一組特定的任務要執行。硅片設計師必須關注的事項包括：滿足性能目標滿足功耗目標確定芯片組分區，以及各芯片應並排佈局還是堆疊佈局佈局佈線硅通孔 (TSV) 佈局凸塊/微凸塊/柱狀元件佈局電源完整性信號完整性可靠性機械完整性，包括熱性能、應力和共面性玻璃和硅中介層需要類似硅片的設計和製造，而有機中介層則需要與 PCB 設計團隊類似的團隊。無論中介層或橋接層採用何種類型，設計人員都必須注意以下幾點：芯片和無源元件佈局凸塊佈線中介層 TSV（或更通俗地說，中介層通孔，簡稱 TIV）機械完整性，包括熱性能、應力和共面性可靠性，尤其是電遷移和電壓降 (EMIR)封裝設計人員必須在設計工作中納入以下幾點：準確的堆疊定義物理和電氣約束驅動的信號佈線（芯片間和芯片間以及芯片間基板）表面貼裝和嵌入式無源佈局電源和接地平面的生成與管理裝配設計可製造性設計（包括應力）測試設計熱分析與管理系統級電源芯片間信號完整性（用於接口合規性）封裝寄生參數提取可靠性圖 25：先進封裝設計流程。所有組件必須並行驗證，並在工具之間傳遞數據，以便整個系統能夠一起設計和優化。從性能最高的芯片到性能最低的電容器，每個封裝組件都會對性能、功耗和/或成本產生影響。優化芯片、中介層、橋接器、基板和封裝需要所有設計人員的早期協作，從規劃階段開始，並持續進行。硅片設計團隊將創建主要的芯片或芯片集。該過程可能導致將單個芯片分割成多箇。這些分割的芯片可以彼此相鄰放置，形成橫向通信的芯片集，也可以堆疊在一起，信號通過硅通孔 (TSV) 傳輸。堆疊芯片可以在純芯片環境中一起仿真，但並排排列的芯片集必須通過基板進行通信。該基板可能是封裝基板，但更可能是中介層。無論哪種情況，基板或中介層都會對性能和功耗產生影響。性能仿真必須考慮互連的影響。無源器件會影響信號和電源完整性。這些無源器件的信號佈局和佈線也會影響性能。或許最關鍵的是，封裝中元件的排列必須能夠散發元件產生的熱量。工作結溫會影響允許的性能（例如最大時鐘速度），因此必須在硅片設計過程中加以考慮。傳統流程可以被視爲串行流程，即封裝設計先於芯片設計進行，也可以被視爲並行流程。但在後一種情況下，芯片和封裝這兩個設計直到最後纔會結合在一起。相比之下，先進封裝的流程不僅需要並行設計，還需要工具之間持續溝通，以便將決策對一箇團隊的影響傳達給其他團隊。隨着時間的推移，隨着設計逐漸收斂，初始估算值將被模擬值所取代。兩種截然不同的尺度如果系統籤核直接涵蓋芯片、中介層和封裝的所有設計輸入，那將是最理想的。但硅片和封裝的尺寸相差三個數量級，硅片以納米爲單位，而封裝以微米（或更大）爲單位。僅使用一種工具在兩種尺度上進行驗證將極其耗時。更常見的情況是，芯片設計數據將由系統規劃工具提取並輸入到籤核引擎。這就是爲什麼上述封裝設計模塊直接輸入籤核模塊，而芯片設計模塊則不輸入的原因。同時，芯片設計需要經過獨立的籤核流程，最終流片。系統籤核工具缺乏必要的分辨率來驗證芯片設計數據。從“狂野西部”到標準化先進封裝爲設計人員創造了海量選擇——如此之多，以至於每個項目的發展方式都可能與之前的項目有所不同。變量包括裸片數量、是否以及如何劃分和互連、裸片的放置位置、其他組件、中介層材料、是使用中介層、橋接器還是兩者結合，以及有助於解決散熱問題的材料，這些只是顯而易見的幾個例子。硅工藝也相當複雜，工藝設計套件（PDK）早已作爲一種方式，爲電子設計自動化 (EDA) 工具提供與特定工藝相關的衆多細節。先進封裝目前還沒有這樣的標準格式，儘管正在努力建立組裝設計套件 (ADK)。由於它們必須考慮許多因素，因此它們將比 PDK 更復雜，包括：技術文件，其中詳細說明了各種細節，例如層的堆疊方式、所用材料及其屬性和厚度、任何物理或電氣佈局約束（包括線路和空間尺寸）、特殊信號（例如差分對）以及驗證設計所需的任何自定義設計規則檢查 (DRC)。指定所有組件（包括芯片集、無源器件、中介層、過孔、芯片間佈線和機械特性）的物理封裝和功率及熱行爲模型的庫。遵循給定拾放工具所需約束的裝配規則，包括器件間距、器件與其他元件或封裝邊緣之間的距離以及允許的最大堆疊高度。信號必須遵守的任何電氣規範，包括互連和 I/O、眼圖模板、抖動容限以及插入或回波損耗的庫。製造規則，其中列出了基板、阻焊層、焊接和絲網印刷圖案的檢查。隨着工藝變型的數量從衆多迎合特定項目的變型演變爲少數幾個被廣泛接受的標準工藝，ADK 將成爲進一步自動化的關鍵推動因素，以確保滿足大量約束條件並確保設計能夠按預期運行。測試注意事項在先進封裝中測試芯片與測試封裝中的單個芯片基本相同，但後勤工作更加複雜。測試電路和標準都圍繞着一箇目標——使電路中的潛在缺陷可控且可觀察。如果無法控制某些節點，就無法對其進行徹底測試。如果無法觀察結果，那麼即使您設法進行了測試，也無法看到結果，因此測試毫無意義。將多箇芯片組合在一箇封裝中會使可控性和可觀察性更加困難。多年來，兩種互補的測試方法一直主導着半導體行業。第一種是 IEEE 1149.1，也稱爲 JTAG（聯合測試行動組——最初定義該標準的委員會）。第二個是所謂的“面向測試設計”。JTAG 支持掃描測試，即將數據串行掃描到測試基礎設施中，應用測試，然後掃描輸出結果。掃描數據的寄存器專用於測試，而寄存器的串行序列稱爲掃描鏈。串行方法非常重要，因爲在標準出現之初，可用於測試的引腳很少。實際上，JTAG 測試訪問端口（或 TAP）僅包含四個引腳（可選擇第五個復位引腳）。JTAG 最初用於測試 PC 板連接。通過將數據加載到芯片的每個引腳，可以在連接的芯片上檢測到結果，從而驗證 PCB 連接的完整性。同樣的方法也可用於測試封裝基板上的芯片。但考慮到封裝後測試芯片內部結構的需求，公司也在芯片內部運行了掃描鏈。事實上，當時內部測試可能比外部測試更爲常見。圖 26：基本的 JTAG 掃描鏈測試板連接。左側的寄存器加載數據，然後通過時鐘傳輸到右側，在右側捕獲數據並掃描輸出。在測試訪問端口 (TAP) 上，爲簡單起見，僅顯示一箇信號：左側爲數據輸入信號，右側爲數據輸出信號。在測試早期，通過封裝引腳驅動掃描鏈進行內部測試是可行的，當時的目標故障只是簡單地停留在故障上。但隨着集成度的提高和新故障模型的引入，更高效的測試方法變得必要。這是可測試性設計 (DFT) 的時代，它涉及自動測試模式生成 (ATPG) 和壓縮。EDA 公司開發了一種技術，在設計時生成測試模式時，會獲取大量測試輸入數據並對其進行壓縮，以加快測試時加載數據所需的時間。片上電路對測試輸入進行解壓縮，並將其發送到專用測試網絡。結果並非掃描單個位，而是被壓縮成更小的簽名，然後掃描出來並與預期結果進行比較。此類測試技術的日益普及，催生了對一種通用機制的需求，該機制能夠以類似於 JTAG 的方式設置、配置和控制測試電路。這催生了一項新標準 IEEE 1687，非正式名稱爲內部 JTAG 或 IJTAG。圖 27：內部芯片測試。壓縮的測試刺激數據被掃描並解壓縮到測試網絡中。測試結果隨後被壓縮成小簽名並掃描出進行驗證。圖 28：直流耦合線路與交流耦合線路。交流耦合線路上的電容器可消除連接中的直流電流，但需要信號轉換才能通過電容器針對特殊情況的標準修改兩種特殊情況需要對這兩個標準進行修訂。JTAG 是一種靜態直流測試。因此，它無法測試交流耦合的信號。交流耦合允許高速信號進行阻抗匹配，但驅動器和線路之間以及線路和接收器之間都存在電容。直流耦合線路通過電壓電平進行通信，而交流耦合線路則通過可以穿過電容的轉換進行通信。其優勢在於電流中沒有直流分量，並且能夠跨越電壓域。IEEE 1149.6 提供了一種測試交流耦合信號的方法。它與 1149.1 互補，並且可以駐留在同一個掃描鏈上。與此同時，內部測試標準適用於數字邏輯，但不適用於模擬模塊。該標準正在增強，以處理模擬電路。目前稱爲 IEEE P1687.2（P 表示工作正在進行中），它將是對 IEEE 1687 的補充。它允許將關鍵參數的結果與參考值進行比較後進行數字化。每個模擬子模塊（本質上是某些模擬功能）可以擁有自己關聯的測試模塊，或者一箇測試模塊可以處理多箇子模塊，複用模擬信號和參考值。一些常規電路（例如存儲器）可以配備內部運行測試的電路，而無需外部測試刺激。這種電路被稱爲內置自測試 (BIST)，可以簡化其餘的測試電路。此類 BIST 電路仍可通過外部 JTAG 控制，製造測試也由此進行。但它們對於需要偶爾進行現場測試的系統（例如車載系統）尤其有用，因爲這些系統由內部 JTAG 控制器而非外部 JTAG 引腳運行。爲高級封裝生成測試所需的最終功能是能夠將單個芯片和其他組件測試組合成單個統一掃描鏈的軟件。圖 30 展示了單個封裝中雙芯片加 HBM 組合的示例。HBM 堆棧可以使用內存 BIST (MBIST) 和掃描測試。其他芯片可以使用 IEEE 1687（或 1687.2）測試其內部結構。理論上，整個子系統可以通過單個 TAP 進行測試，但可以使用其他 TAP 進行並行測試。對於後一種情況，另一項標準 IEEE 1838 規定了多箇控制器的配置和互連方式，並確定了主 TAP（PTAP）和次 TAP（STAP）。IEEE 1838 專門針對堆疊式芯片，每個芯片都有自己的控制器，但只能通過底部芯片訪問，而 TSV（通常）可以訪問上層芯片。由於 IEEE 1149.1 已被廣泛採用，並處理了其他標準涵蓋的情況，許多其他與測試相關的標準已被停用。這些標準包括用於混合信號的 1149.4、用於可編程芯片在系統編程的 IEEE 1532 以及針對缺乏 TAP 的內存芯片的 IEEE 1581。圖 29：一組模擬測試示例。測試塊可安裝在掃描鏈上，但它們包含信號值與參考值的比較。具體測試高度依賴於正在執行的模擬功能。一箇測試塊可以對多箇功能進行多路複用測試，或者每個功能可以有自己的測試塊。圖 30：包含兩個芯片和一箇 HBM 堆棧的示例封裝。每個芯片包含兩個數字模塊和一箇模擬模塊。數字模塊通過 IEEE 1687 進行測試；模擬模塊通過未來的 IEEE 1687 .2 進行測試。HBM 堆棧的邏輯可以通過 JTAG 進行測試，並使用 MBIST 測試存儲單元。可靠性先進封裝與標準封裝一樣，在可靠性方面也存在一些基本問題，但新材料和共封裝元件數量的增加使這些問題更加突出。最大的問題涉及三個方面——共面性、電遷移和熱機械效應。對於任何具有大量連接的芯片來說，共面性始終至關重要，例如BGA封裝。如果芯片與其所安裝的基板或中介層不共面，則某些焊球可能無法接觸。這種情況會導致測試失敗，並且器件無法交付給客戶。但如果共面性差異不大，焊球可能會在某些焊盤上形成不良連接——這些連接在機械衝擊或過多的熱循環後可能會鬆動。對於具有多層結構的元件（例如基板或中介層），翹曲是一箇尤其令人擔憂的問題。不同層的材料會產生內應力，從而導致彎曲，因此這些應用的材料在選擇時必須確保尺寸穩定性。電遷移長期以來一直是一箇令人擔憂的問題，尤其是在硅片上。它與電流密度有關，大電流實際上會推動金屬原子移動。由於硅芯片的金屬線比PCB更細，因此它們的電流密度往往更高，也更容易發生遷移。然而，電遷移可能發生在任何電流密度過高的地方，而不僅僅是芯片上。使用中介層和減小凸塊尺寸的目的在於實現比PCB更高的互連密度。更細的線路意味着電遷移將比標準PCB更嚴重。分析工具對於識別高電流密度的走線非常重要，這樣可以在生產前修復它們。熱考慮包括兩個重要方面。首先是移除芯片內部產生的熱量的能力。由於芯片內部有多箇元件，因此產生的熱量可能比單獨封裝時更高。如果熱量不能充分散發，結溫就會過高，芯片將無法正常工作。長期來看，需要關注的是反覆加熱和冷卻循環對組件的影響。隨着器件升溫，不同元件的膨脹速率會根據其熱膨脹係數 (CTE) 而有所不同。例如，如果處理不當，連接到芯片的焊球的膨脹量可能與其連接的基板和焊盤不同，這可能會導致連接斷開——尤其是在多次循環之後。此類問題的風險完全取決於所使用的材料。如果將硅芯片安裝在硅中介層上，則風險較低，因爲兩個元件都是硅。但將同一個芯片鍵合到有機中介層上，情況可能會有所不同。材料和物理佈局的選擇應儘量減少此類 CTE 失配的影響，並使用一些柔性材料來幫助消散此類失配引起的應力。儘管當今商業化生產中的裝配流程已儘可能地解決了這些問題，但此類裝配仍處於起步階段。因此，設計人員不能假設所有材料都完全平整，封裝內的金屬線能夠承受電流，並且整個裝配能夠在溫度循環的整個生命週期內保持穩定。在流片或確定封裝配置之前，進行芯片和封裝分析至關重要，以避免將來可能出現的返工。圖 31：當一箇表面的翹曲程度超過與其粘合的表面時，會導致共面性問題。如果偏差過大，連接會直接失效，應該在測試時發現。但如果形成的是不良焊點，則可能要到現場纔會失效。安全性任何電子系統的討論，如果不考慮安全性，都是不完整的。在半導體領域，安全性主要涉及單片芯片，尤其是片上系統 (SoC)，因爲許多有價值的活動都發生在單片硅片上。人們投入了大量精力來保護芯片以及板上芯片之間的通信。它們的安全性不僅包括防範黑客攻擊，還包括防範供應鏈威脅，這些威脅可能會增加黑客攻擊的脆弱性，或者在系統製造商無意中購買假冒組件時，造成經濟損失。先進的封裝包含此類芯片以及其他組件——無論是硅片還是其他組件。芯片可能受到保護，但如果不進行額外的思考，就無法制定統一的安全措施來保護整個封裝內容。芯片保護措施已有詳盡的記錄，但針對先進封裝的其他考慮因素尚不清楚。評估漏洞的一箇重要概念是攻擊者對其所探測技術的瞭解程度。隨機黑客如果只能接觸物理封裝，根本無法得知芯片內部情況，因此必須通過猜謎遊戲才能攻破。這樣的黑客目標就像一箇黑匣子。另一方面，攻擊者是供應鏈中的一員，因此可以訪問設計信息，無論是 RTL（硬件設計規範）還是 GDSII（物理掩模數據）。雖然這需要大量的工作和複雜的工具，但從這些信息中可以瞭解到很多信息，這使得黑客攻擊不再只是猜測，而是一次有針對性的攻擊。對這類黑客來說，芯片就是一箇白匣子。考慮到先進封裝中元件的數量，黑客可能掌握某些元件的更多信息，從而形成黑匣子/白匣子混合的情況。但封裝中不僅僅包含芯片。除了有源元件外，基板、中介層、橋接器和無源元件都必須考慮在內。高級封裝漏洞高級封裝與 SoC 存在相同的漏洞，但具體的漏洞點及其影響有所不同。兩個重要的考慮因素有助於確定特定攻擊類型的性質。首先，它是破壞性的，還是可能（或必須）在系統運行時發生？其次，攻擊發生在製造和分銷的某個階段，還是在部署後的現場發生？2.5D 和 3D 配置的考慮因素有所不同。通常，多芯片堆疊的探測和逆向工程難度更大——尤其是在 HBM 等情況下，堆疊由大小相同的芯片組成。隨着 3D 連接發展爲混合鍵合，這實際上會導致兩個芯片上的氧化物和銅結合在一起，逆向工程將變得更加困難，因爲撬開芯片的難度更大，而且這種技術允許更細的間距和更小的焊盤。 2.5D 佈局會暴露更多信號，因此以下大多數問題都與 2.5D 有關。以下列出了不同類別的威脅及其如何應用於高級軟件包。攻擊特徵分別表示爲 D（破壞性）、N（非破壞性）、S（供應鏈）、F（現場）、W（白盒）或 B（黑盒）。· 信息泄露 (N, F, W/B)儘管單個芯片可能受到嚴密保護，但它們仍會通過中介層、橋接器、重分佈層和基板相互通信並與外界進行通信。任何能夠巧妙地打開封裝而不損壞芯片的人都可以探測芯片間的連接以獲取信息。如果產品在某個階段可以通電，供應鏈中的攻擊者可能能夠在封裝之前就做到這一點。後一種情況發生的可能性較小，而且更容易通過控制組裝和測試流程來消除此類機會。如果系統是白盒系統，攻擊顯然更容易。· 控制篡奪 (N, F, W)前一種攻擊僅僅會泄露信息。這種攻擊允許攻擊者通過訪問內部資源（例如寄存器和內存）並污染它們以重新利用系統來控制系統。這很可能是白盒攻擊，儘管處理器架構等必要信息可以在行業出版物中找到，這意味着攻擊不一定非得由內部人員執行。它需要訪問信號並瞭解如何應用這些信號，儘管一些猜測可能會確定尚未公開的更精細的細節。· 故障注入 (N、F、B)此類攻擊通常通過干擾電源來工作，試圖將一箇或多箇芯片置於非法狀態，從而可能泄露信息或允許控制更改。後者只有在更改後系統無需電源循環（這可能會撤消控制更改）即可恢復到合法狀態的情況下纔有效。如果封裝中的有源芯片能夠很好地抵禦故障注入攻擊，那麼封裝很可能也會受到保護，因爲附加組件很可能是無源的。· 旁道攻擊（N、F、B）兩種最典型的旁道攻擊類型涉及對電源噪聲或電磁輻射（EMI，其中 I 代表干擾）的分析。兩者都可用於提取信息（因此也是一種信息泄露形式），最常見的目標是加密和解密過程中的加密密鑰。如果此類密鑰對於每個設備都是唯一的（理應如此），則分析必須是非破壞性的，因爲密鑰只能在該設備上運行。這些攻擊需要進行大量的單獨攻擊，才能收集到統計推斷密鑰值所需的數據量，這很可能藉助人工智能。· 逆向工程（D、F、W/B）雖然一定程度的逆向工程可以非破壞性地完成，但徹底的分析需要仔細解構封裝及其組件。除了芯片之外，互連是最可能的目標。這意味着中介層、橋接器和基板。目標技術越先進，解構封裝和分析其揭示內容所需的設備就越昂貴。分層堆疊結構可以揭示封裝組件的互連方式。· 特洛伊木馬 (N, S)供應鏈攻擊包括在各個設計階段插入特洛伊木馬。一箇特定的芯片可能包含此類電路，要麼是由設計團隊的攻擊者祕密設計到芯片中的，要麼是該芯片可能繼承了購買用於芯片的 IP 中的此類漏洞。封裝級互連基礎設施（尤其是由硅片構建的）理論上可以容納有源組件，但典型的製造工藝並不包括所需的光刻和沉積工藝。更有可能的是將本應保留在芯片內部的信號添加到外部，或者在組件之間重新路由信號。· 僞造 (N, S)供應鏈中存在不同的僞造機會。在一種情況下，合法單元可能通過過度建造等技術被轉移。這些設備將正常運行。其影響是經濟的，收益將流向造假者。在其他情況下，故障或邊緣設備可能會被轉移和出售，在這種情況下，購買者可能會買到劣質材料。最後，基於逆向工程製造假冒設備的嘗試可能會生產出正常工作的設備，這隻會帶來經濟影響，或者如果製造和測試馬虎，或者逆向工程工作只是部分成功，則這些設備可能不可靠。攻擊緩解措施除了針對芯片組現有的緩解措施外，保護封裝組件的三個主要方面是中介層、總體流量和側信道漏洞。

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